طراحی مدار ضرب‌کننده موازی علامت‌دار برگشت‌پذیر با قابلیت حفظ توازن
محورهای موضوعی : مهندسی برق و کامپیوترمجید حق پرست 1 , علی بوالحسنی 2
1 - دانشگاه آزاد اسلامی واحد شهرری
2 - دانشگاه آزاد اسلامی واحد علوم و تحقیقات
کلید واژه: محاسبات کوانتومیمدار برگشت‌پذیرضرب‌کننده علامت‌دارحفظ توازنفناوری نانو,
چکیده مقاله :
یکی از چالش‌ها و محدودیت‌های مهم در طراحی مدارهای پرتراکم، اتلاف توان ناشی از ترانزیستورهای این مدارها است. منطق برگشت‌پذیر یکی از رویکردهای نوین در کاهش اتلاف توان مدارهای دیجیتال در حوزه محاسبات کوانتومی است. در این مقاله طرحی بهبودیافته از یک مدار موازی ضرب‌کننده علامت‌دار 5بیتی با ویژگی حفظ توازن ارائه می‌شود. مدارهای برگشت‌پذیر با قابلیت حفظ توازن یک ویژگی مهم برای پیاده‌سازی سیستم‌های تحمل‌پذیر اشکال در حوزه فناوری نانو است. برای طراحی ضرب‌کننده پیشنهادی، یک بلوک 5×5 برگشت‌پذیر به نام HBF برای طراحی یک جمع‌کننده کامل برگشت‌پذیر با هزینه کوانتومی مناسب و یک دروازه 4×4 برگشت‌پذیر به نام HBL ارائه شده‌اند. ساختار مدار ضرب‌کننده از دو بخش تولید حاصل‌ضرب‌های جزئی (PPG) و عملوندهای چندگانه افزوده (MOA) تشکیل شده است. این ساختار مبتنی بر الگوریتم‌های Baugh-Wooley و درخت والاس بوده که منجر به بهبود سرعت عملیات در ضرب‌کننده 5بیتی باینری برای اعداد علامت‌دار می‌شود. مدارهای پیشنهادی بر مبنای معیارهای ارزیابی مهمی همچون هزینه کوانتومی، خروجی‌های بی‌اهمیت و ورودی‌های ثابت، بهینه‌سازی شده و با مدارهای موجود مقایسه می‌شوند. هدف اصلی، کاهش هزینه کوانتومی، تعداد ورودی‌های ثابت و خروجی‌های بی‌اهمیت در طراحی مدار ضرب‌کننده پیشنهادی است. نتایج ارزیابی و مقایسه نهایی نشان می‌دهد که ضرب‌کننده 5×5 پیشنهادی در این پژوهش، 26% در هزینه کوانتومی، 9% در خروجی‌های بی‌اهمیت و 9% در ورودی‌های ثابت نسبت به بهترین طرح‌های موجود، بهبود یافته است.
One of the major challenges and constraints in designing very large integrated circuits is the power dissipation of transistors. Reversible logic is one of the new paradigm in reducing the power consumption of digital circuits in the quantum computing field. In this paper, an improved design of a parallel 5-bit parity preserving reversible signed multiplier circuit is presented. Reversible circuit designs with parity preserving property are an important issue for the implementation of fault tolerant systems in nanotechnology area. To design of the proposed multiplier, the reversible full adder circuit using 5×5 reversible HBF block with low quantum cost, and the 4×4 reversible HBL gate, with parity preserving property are proposed. The structure of the multiplier circuit consists of two parts of the partial product generation (PPG) and multi-operand addition (MOA). This structure is based on Baugh-Wooley and Wallace-Tree algorithms, which results in improved speed of operation in a 5-bit multiplier for signed digits. The proposed circuits are optimized based on important evaluation issues such as quantum cost, garbage outputs and constant inputs, and also are compared with the existing circuits. The main goal is to reduce the quantum cost, the number of constant inputs and garbage outputs in the design of the proposed multiplier circuit. The results of the final evaluation and comparison shows that the proposed multiplier in this study is improved by 26% in quantum cost, 9% in garbage outputs and 9% in constant inputs relative to the best existing designs.